h1_key

  在電子系統(tǒng)中，數(shù)模轉(zhuǎn)換器芯片(DAC)的功能是將數(shù)字編碼轉(zhuǎn)換成一系列離散的階梯電壓或者電流，是模擬量輸出和控制的核心器件。雖然基本功能簡(jiǎn)單，但市場(chǎng)上的DAC芯片型號(hào)繁多，了解其具體參數(shù)和內(nèi)部結(jié)構(gòu)對(duì)于DAC芯片的選型、系統(tǒng)的優(yōu)化是很有必要的。通用型的DAC芯片大多用來(lái)輸出直流信號(hào)，精度較高(12~16bit)，速度較低(<10MHz),一般稱之為精密DAC。下面我們就結(jié)合DAC的指標(biāo)，內(nèi)部結(jié)構(gòu)和應(yīng)用需求，一點(diǎn)點(diǎn)揭開(kāi)精密DAC的真面目。

  一、 DAC的指標(biāo)

  用戶選擇器件時(shí)，可能最關(guān)心精度、速度等有限幾個(gè)性能。但這些籠統(tǒng)的性能并非簡(jiǎn)單的用DAC標(biāo)稱位數(shù)和更新速度就可以表示。我們必須把系統(tǒng)的需求“翻譯”成正確的DAC指標(biāo)，才能做出合理的選型。

  DAC的“精度”，一般指DAC的靜態(tài)指標(biāo)(噪聲歸在動(dòng)態(tài)指標(biāo)中)。而“速度”則對(duì)應(yīng)DAC的動(dòng)態(tài)指標(biāo)。下面將分別介紹。

  1.1 DAC的靜態(tài)指標(biāo)

  靜態(tài)指標(biāo)均基于實(shí)際DAC與相同位數(shù)的理想DAC之間的輸出曲線的比較。

  首先我們來(lái)看DAC的輸出是不是足夠“直”，也就是線性度如何。DAC的線性度一般受芯片內(nèi)部的半導(dǎo)體器件匹配度限制，比如電阻串的匹配，極限在10~12位左右，再高的話需要各種校準(zhǔn)技術(shù)來(lái)處理。不同的DAC內(nèi)部結(jié)構(gòu)也對(duì)線性度有限制，R2R結(jié)構(gòu)的DAC線性度極限能比R-string的更好(第二部分會(huì)涉及)。

  下面這兩張圖，表現(xiàn)出實(shí)際的三位DAC與理想的三位DAC輸出波形在線性度方面的差異(紅色為實(shí)際輸出曲線)：

  DNL是微分線性度，指相鄰兩個(gè)輸出電平的差相對(duì)于理想值(1LSB)的偏差。datasheet中的DNL代表所有臺(tái)階中最大的偏差值。由上圖可以看到，如果出現(xiàn)DNL<-1LSB的現(xiàn)象，則DAC的輸出肯定是非單調(diào)的，也就是說(shuō)數(shù)字編碼增加1，輸出不增加反而會(huì)下降。這一點(diǎn)在很多閉環(huán)系統(tǒng)應(yīng)用中是不能接受的，如果DAC出現(xiàn)非單調(diào)的情況，則控制環(huán)路無(wú)法收斂。這時(shí)一般會(huì)選擇DNL<±1LSB的器件。

  INL是積分線性度，指實(shí)際的輸出相對(duì)理想DAC的輸出之間的差異，所以也叫relativeaccuracy，用滿量程的百分比或者LSB來(lái)表示。理論上，某個(gè)編碼對(duì)應(yīng)輸出的INL就是從第一個(gè)編碼到這個(gè)編碼所有的DNL的積分，也印證了“積分”這個(gè)名稱的含義。Datasheet中的INL(或者relativeaccuracy)代表所有輸出值最大的INL。這個(gè)指標(biāo)用來(lái)衡量DAC輸出的準(zhǔn)確度如何，應(yīng)用比較廣。特別是在開(kāi)環(huán)應(yīng)用中，應(yīng)當(dāng)關(guān)注INL的指標(biāo)。

  除了上面兩個(gè)線性度的參數(shù)，DAC的實(shí)際輸出曲線還存在其它幾種非理想特性，如下面兩圖所示：

  一個(gè)無(wú)限分辨率的理想DAC輸出特性應(yīng)該是通過(guò)原點(diǎn)的一條直線，y=x(這里我們把DAC增益相對(duì)理想值歸一化成1),但實(shí)際的DAC輸出特性，用靠近首尾兩端的兩點(diǎn)擬合一條直線，特性一般是y=ax+b。其中，a代表DAC實(shí)際的輸出增益，即gain。其相對(duì)理想增益的偏差，即gainerror。b代表這條直線整體相對(duì)原點(diǎn)向上或者向下偏移的幅度，即offseterror

  但實(shí)際DAC在code為0附近，輸出電壓也很低時(shí)，由于內(nèi)部電路接近飽和(特別是帶輸出buffer的DAC)，會(huì)出現(xiàn)一定的非線性。所以DAC會(huì)有一個(gè)額外的參數(shù)來(lái)標(biāo)定code為0時(shí)輸出的偏差，叫zerocodeerror.

  另外gain，offset在不同溫度下也會(huì)產(chǎn)生變化，即gainshift,offseterrorshift。如果客戶對(duì)溫度特性很敏感，要特別關(guān)注這兩個(gè)指標(biāo)。

  特別要提醒的是，由于上面這幾項(xiàng)因素的影響，我們不能直接用DAC輸出曲線來(lái)計(jì)算DNL或INL，而必須將gainerror，offseterror計(jì)算出來(lái)并補(bǔ)償?shù)糁螅偃ビ?jì)算DNL和INL。如果客戶要驗(yàn)證芯片指標(biāo)，還必須注意數(shù)據(jù)手冊(cè)中每一項(xiàng)指標(biāo)的測(cè)試條件。大部分情況下，INL/DNL基于兩點(diǎn)法擬合直線的基礎(chǔ)上來(lái)測(cè)量。具體是哪兩點(diǎn)，一般在datasheet中都會(huì)注明。

  1.2 DAC的動(dòng)態(tài)指標(biāo)

  下圖是一個(gè)典型的DAC輸出從0附近跳到滿擺幅的輸出波形：

  輸出從0到滿擺幅變化(或者特定的兩個(gè)差異較大的值)的總時(shí)間，稱為settlingtime。輸出主要經(jīng)歷兩個(gè)階段，一是slewrate，二是linearsettling。slewrate反映了輸出大擺幅下的極限驅(qū)動(dòng)能力，一般決定了輸出10%~90%變化的時(shí)間，。而linearsettling則主要取決于輸出節(jié)點(diǎn)的RC常數(shù)或者輸出buffer的帶寬。Settlingtime是用戶考慮精密DAC速度的重點(diǎn)參數(shù)。

  如果用戶對(duì)DAC輸出變化要求平穩(wěn)不能有毛刺的話，則需要關(guān)注Glitch和Digitalfeedthrough兩個(gè)指標(biāo)。

  Glitch主要與DAC核心部分的開(kāi)關(guān)有關(guān)。當(dāng)內(nèi)部開(kāi)關(guān)從一個(gè)點(diǎn)切換到另一個(gè)點(diǎn)時(shí)，會(huì)受到寄生電荷以及開(kāi)關(guān)切換不能理想同步的影響，從而造成輸出跳動(dòng)。跳動(dòng)的幅度和時(shí)間都是我們關(guān)注的對(duì)象，所以Glitch用nV*S這個(gè)二者相乘的單位來(lái)表示其能量大小。從其產(chǎn)生原理可見(jiàn)，glitch與具體切換的開(kāi)關(guān)位置有關(guān)。Code的高位MSB變化時(shí)一般會(huì)產(chǎn)生較大的glitch，所以datasheet中普遍定義majorcarry處的glitch。Glitch也和結(jié)構(gòu)有關(guān)，R-string的glitch一般比R2R結(jié)構(gòu)的glitch小，原因在第二部分有解釋。

  Digitalfeedthrough則代表了模擬輸出與數(shù)字輸入的隔離程度。即使DAC沒(méi)有被選中進(jìn)行通信，總線上的數(shù)字IO信號(hào)或時(shí)鐘跳動(dòng)通過(guò)內(nèi)部信號(hào)通路或者電源地的耦合也會(huì)造成DAC輸出的跳動(dòng)，即為digitalfeedthrough。良好的設(shè)計(jì)可以保證這個(gè)值很小。

  另外，DAC輸出noisedensity也是關(guān)注的一部分。DAC的噪聲來(lái)源可以分幾部分：VREF(如果有內(nèi)部基準(zhǔn)源的話，flicknoise+熱噪聲)，內(nèi)部電阻串(電阻熱噪聲)，輸出buffer(flicknoise+熱噪聲)。用戶需要計(jì)算不同帶寬下輸出噪聲帶來(lái)的影響。系統(tǒng)設(shè)計(jì)時(shí)需要限制DAC輸出信號(hào)的帶寬來(lái)抑制不必要的噪聲。一般來(lái)說(shuō)，不希望帶內(nèi)噪聲限制DAC的輸出精度。

  二、 DAC的結(jié)構(gòu)

  DAC的數(shù)據(jù)手冊(cè)中一般會(huì)注明內(nèi)部是何種結(jié)構(gòu)。下面我們會(huì)結(jié)合DAC的指標(biāo)，討論下常見(jiàn)結(jié)構(gòu)DAC的優(yōu)缺點(diǎn)，可以幫助理解為何不同結(jié)構(gòu)的DAC有不同的指標(biāo)，在系統(tǒng)上應(yīng)該注意哪些重點(diǎn)。

  2.1R-string結(jié)構(gòu)

  它采用了一串相等的電阻(即R-string的字面含義)，從而獲得與參考電壓成比例的值。典型結(jié)構(gòu)如下圖。

  這種結(jié)構(gòu)的優(yōu)點(diǎn)顯而易見(jiàn)：

  1. 當(dāng)電阻串輸出點(diǎn)從下邊的開(kāi)關(guān)切換到上邊的開(kāi)關(guān)時(shí)，輸出電壓肯定是增加的。所以這種結(jié)構(gòu)天然決定了其良好的單調(diào)特性(DNL不會(huì)小于-1)，這對(duì)系統(tǒng)閉環(huán)應(yīng)用是一個(gè)很大的好處。

  2. 一次code變化僅對(duì)應(yīng)兩個(gè)開(kāi)關(guān)之間的切換，glitch很小，而且與code無(wú)關(guān)。所以這是一種低glitch結(jié)構(gòu)。缺點(diǎn)是，消耗了大量的電阻和開(kāi)關(guān)器件，受限于半導(dǎo)體電阻器件的匹配度，很難做到高位數(shù)。由此可以延伸出分段等改進(jìn)的方式來(lái)減少電阻數(shù)量，但校準(zhǔn)代價(jià)仍然較大，所以有效精度相對(duì)較低。

  另外，電阻串總值較大，輸出阻抗高，限制了其工作速度。并且電阻串輸出阻抗隨code在不停變化，需要buffer來(lái)提供穩(wěn)定的輸出能力。所以在應(yīng)用上需要注意輸出buffer的驅(qū)動(dòng)能力和穩(wěn)定性，尤其是負(fù)載的電容大小。由于上面的特點(diǎn)，這種結(jié)構(gòu)現(xiàn)在被普遍用于12~16位，DNL<+-1LSB(保證單調(diào)性)但對(duì)INL要求不是非常高(INL大多在12~14位精度)的DAC中。

  2.2R-2R結(jié)構(gòu)

  如圖所示，R-2RDAC只使用兩種阻值R和2R的電阻。這種結(jié)構(gòu)的關(guān)鍵在于從任何一個(gè)2R電阻的右側(cè)往左看，等效阻抗都是R。可以看到，

  原理上，N位DAC只需要2*N個(gè)電阻，因?yàn)殡娮钄?shù)量少，生產(chǎn)時(shí)可以校準(zhǔn)到很高的線性度。

  這種結(jié)構(gòu)一般是電壓輸出。而且其輸出阻抗恒定為R，這使得連接到輸出節(jié)點(diǎn)的放大器很容易穩(wěn)定。在使用外部高速buffer時(shí)，這種DAC可以達(dá)到更高的速度。當(dāng)然，也有些R-2RDAC自帶輸出buffer，這種情況下，速度主要由內(nèi)部的buffer來(lái)決定。

  但另一方面，圖中的開(kāi)關(guān)必須在寬電壓范圍(VREF至地)內(nèi)工作，這給設(shè)計(jì)和制造都帶來(lái)難題。在不同code切換時(shí)，高低位的多個(gè)開(kāi)關(guān)會(huì)經(jīng)歷同時(shí)導(dǎo)通或者關(guān)斷的狀態(tài)，加上開(kāi)關(guān)寄生電荷的影響，輸出會(huì)出現(xiàn)較大的glitch。

  要特別注意的時(shí)，基準(zhǔn)電壓VREF端的輸入阻抗會(huì)隨著代碼而大幅改變。因此使用這種DAC時(shí)，基準(zhǔn)電壓輸入必須有較強(qiáng)的驅(qū)動(dòng)能力，有時(shí)需要增加buffer，如果芯片內(nèi)部沒(méi)有基準(zhǔn)電壓buffer的話。

  2.3MDAC結(jié)構(gòu)

  上圖即為MDAC(乘法DAC)。這種DAC其實(shí)是一種電流型的R-2RDAC。其與電壓型R-2RDAC的區(qū)別在于，VREF連到電阻串的末端，開(kāi)關(guān)則直接連到輸出虛地點(diǎn)。每一級(jí)電阻支路均將前級(jí)流入的電流減半，所以最終輸出的總電流為

  從傳遞特性上看，所有的DAC嚴(yán)格意義上說(shuō)都是乘法DAC，但MDAC這種結(jié)構(gòu)，基準(zhǔn)電壓由于不連接內(nèi)部開(kāi)關(guān)，所以可以在很寬的范圍內(nèi)變化，甚至是雙極性、交流電壓或者比電源高很多的電壓。所以“乘法”DAC特指有這種特性的DAC。MDAC通過(guò)內(nèi)部反饋電阻和外接運(yùn)放，可實(shí)現(xiàn)與Vref成比例的電壓輸出。由于電阻網(wǎng)絡(luò)的開(kāi)關(guān)始終處于虛地低電位，因此對(duì)開(kāi)關(guān)的設(shè)計(jì)要求較低。另外，切換開(kāi)關(guān)時(shí)可以通過(guò)先導(dǎo)通再關(guān)斷的方式，將其引入的glitch降到最低。另外，與R2RDAC相反，MDAC輸出阻抗隨code而變化，這對(duì)外部運(yùn)放的環(huán)路穩(wěn)定性有一定的要求。

  2.4不同結(jié)構(gòu)的DAC比較

  三、 3PEAKDAC介紹

  3PEAK推出了12~16bit，1~8通道的一系列精密DAC產(chǎn)品。內(nèi)部結(jié)構(gòu)則為上面所述R-string結(jié)構(gòu)，內(nèi)置輸出buffer。具有最高16位的單調(diào)性(DNL<+-1LSB)，12位的相對(duì)精度。采用工業(yè)級(jí)制造工藝和封裝，工作溫度達(dá)-40°~125°。適合在PLC/DCS、伺服控制、模擬量輸出、4~20mA變送等領(lǐng)域使用。3PEAKDAC產(chǎn)品經(jīng)過(guò)在工業(yè)級(jí)領(lǐng)域的數(shù)年量產(chǎn)，性能和可靠性已經(jīng)得到充分證明，是代替?zhèn)鹘y(tǒng)PWM方式或者價(jià)格昂貴的DAC產(chǎn)品的高性價(jià)比選擇。

  3.13PEAKDAC功能框圖：

  3.23PEAKDAC產(chǎn)品系列

  3.33PEAKDAC產(chǎn)品性能列表：

  四、DAC應(yīng)用實(shí)例

  在工業(yè)領(lǐng)域，4~20mA是最常見(jiàn)的模擬信號(hào)傳輸方式之一，可靠性高，抗干擾能力強(qiáng)，傳輸距離遠(yuǎn)。在下面這個(gè)傳感器變送器的應(yīng)用實(shí)例中，采用分立的3PEAK的運(yùn)放和DAC芯片，來(lái)放大傳感器信號(hào)，并轉(zhuǎn)化成4~20mA輸出。(綠色為3PEAK可提供的器件種類)

  簡(jiǎn)單計(jì)算可知：

  由(1)，(2)，(3)可得環(huán)路輸出電流：

  如果用傳統(tǒng)低成本的PWM方式得到高分辨率的模擬輸出信號(hào)，必然要求MCU的主頻很高，而且長(zhǎng)時(shí)間的濾波導(dǎo)致系統(tǒng)響應(yīng)速度慢。由于電源的紋波很大，有時(shí)需要采用VREF開(kāi)關(guān)方波來(lái)代替電源方波的方式來(lái)提升精度，設(shè)計(jì)更加復(fù)雜，外圍器件成本高。使用合適的外置DAC，在成本增加很少的情況下，可獲得性能上的明顯提升，并顯著降低系統(tǒng)設(shè)計(jì)難度。有些MCU也會(huì)內(nèi)置DAC，但其DAC一般精度有限，且增加了MCU成本。使用外置DAC可以降低對(duì)MCU的功能要求，選擇更加靈活，而且可以達(dá)到更高的精度，免去在速度和精度上的困難折衷，方便更優(yōu)化的系統(tǒng)設(shè)計(jì)。